</head><body><div class="header"><div class="head"><ul class="navbar-left"><li><a href="http://www.pinpai35.com/" ><img src="http://www.pinpai35.com/view/img/logo.png" class="logo" alt="品牌商务网"></a></li><li class="index_sy"><a href="http://www.pinpai35.com/" title="首页">首页</a></li><li><a href="http://www.pinpai35.com/list-1.html" title="机床">机床</a></li><li><a href="http://www.pinpai35.com/list-2.html" title="专利">专利</a></li></ul><ul class="navbar-right"><li><a href="#" >我要投稿</a></li><li><a href="#">投诉建议</a></li></ul></div></div><div class="container"><div class="content-wrap"><div class="content"><div class="reedd"><div id="shuomingg"><h3>当前位置：<a href="http://www.pinpai35.com/" title="网站首页">网站首页</a>><a href="http://www.pinpai35.com/list-2.html">专利</a> >正文</h3></div></div><div class="article-container animation"><div class="article-header"><h1 class="article-title">Adpcm数字编码转换器的制作方法</h1><div class="article-meta"><span class="wenzfl">作者：管理员</span><span class="fabutime">发布时间：2022-06-27</span><span class="yueducs">阅读次数：(129)</span></div></div><div class="asddss" style="text-align:center"></div><div class="wapasds xg__ad"></div><div class="article-content"><div class="content_bw"><p><p><b>专利名称</b>：Adpcm数字编码转换器的制作方法<br> <b>技术领域</b>：<br>本实用新型涉及一种ADPCM数字编码转换器，具体地说，涉及电信业务中针对E1链路的PCM编码与IMA-ADPCM编码间的转换器。<br> <b>背景技术</b>：<br>IMA-ADPCM(Interactive Multimedia Association-Adaptive DifferentialPulse Code Modulation，交互多媒体协会-自适应差值脉冲编码调制)是一种针对16比特(或者更高)声音波形数据的一种有损压缩算法，它将声音流中每次采样的16比特(bit)数据以4比特存储。由于IMA-ADPCM编码技术具有压缩比高、失真较小、算法较简单的特点，所以被越来越多地应用到包括计算机软件、电信业务中。比如在WINDOWS操作系统中就直接支持32Kbps的IMA-ADPCM的编解码功能。<br> 在大部分的电信业务中仍然采用的是基于A率编码的64k PCM信号，这样在传输话音编码信号时相对IMA-ADPCM编码，会浪费一半的线路带宽。目前，解决带宽浪费的问题通常方法是使用专用的编解码芯片，但是这样产生的问题是，首先在电信业务中基于一条标准的2M传输通道，G.703标准E1接口的PCM信号最多会有31路语音链路，如果使用单路的IMA-ADPCM编解码芯片最多需要31块。其次在很多电信业务中往往是语音信号和数据信号时分复用在E1链路中进行传输的，而且很可能某个64KPCM通道在一段时间中传输的是语音信号，在另一段时间中传输的是数据信号，而数据信号是不能被压缩的。这样就使得使用专用芯片进行编解码的处理具有很大的局限性。<br> 新型内容本实用新型的目的在于，提供一种ADPCM数字编码转换器，克服目前电信业务中采用基于A率编码的64kPCM信号，在传输话音编码信号时浪费一半的线路带宽的技术问题。<br> 为了达到上述目的，本实用新型的技术方案如下一种ADPCM数字编码转换器，包括PCM端E1接口及第一成帧器芯片，提供标准的31路PCM编码的2M链路；ADPCM端E1接口及第二成帧器芯片，提供标准的31路IMA-ADPCM编码的2M链路；CPU处理器；以及FPGA(Field Programmable Gate Array现场可编程逻辑阵列)，通过2M数据总线连接第一成帧器芯片、第二成帧器芯片；该FPGA包括时钟信号接收端，与第一成帧器芯片、第二成帧器芯片连接，接收第一和第二成帧器芯片送到FPGA的时钟信号；帧头信号接收端，与第一成帧器芯片、第二成帧器芯片连接，接收第一和第二成帧器芯片送到FPGA的帧头信号；PCM输入端口，连接第一成帧器芯片，接收第一成帧器芯片输出的PCM信号；PCM输出端口，连接第一成帧器芯片，发送处理后的PCM信号到第一成帧器芯片；ADPCM输入端口，连接第二成帧器芯片，接收第二成帧器芯片输出的ADPCM信号；ADPCM输出端口，连接第二成帧器芯片，发送处理后的ADPCM信号到第二成帧器芯片；地址端，通过CPU地址线连接CPU处理器；使能信号端，通过CPU使能信号线连接CPU处理器；数据端，通过CPU数据总线连接CPU处理器。<br> 第一成帧器芯片提供标准的31路PCM编码的2M链路，第二成帧器芯片提供标准的31路IMA-ADPCM编码的2M链路，这样经过该转换器的处理我们就可以将原来需要占用31个64K时隙的PCM链路压缩到15.5个64K时隙中，另外有15.5个64K时隙可以用来传输其他数据或者另外的IMA-ADPCM链路。CPU用来对FPGA内部RAM(random access memory随机存储器)区进行配置，以确定两条E1链路中各个时隙的对应关系。FPGA是转换器的核心模块，完成PCM与IMA-ADPCM间编码的转换。本转换器采用分时复用和硬件并行处理技术，仅采用较低的异步工作时钟(10M-12M)，处理31路64K的PCM信号，实现IMA-ADPCM数字编码和G.703标准E1接口的PCM数字编码之间的转换。其主要功能是由FPGA完成，并且可以灵活地控制每个时隙通道是否进行编解码操作。<br> 所述第一和第二成帧器芯片送到FPGA的帧头信号相同。<br> 所述FPGA包括ADPCM时隙发送模块、PCM时隙接收模块、核心处理模块、ADPCM时隙接收模块和PCM时隙发送模块；帧头信号接收端分别连接上述五个模块；时钟信号接收端分别连接ADPCM时隙发送模块、PCM时隙接收模块、ADPCM时隙接收模块和PCM时隙发送模块；PCM时隙接收模块连接PCM输入端口；核心处理模块连接地址端、使能信号端和数据端；ADPCM时隙接收模块连接ADPCM输入端口；核心处理模块的输入端分别连接PCM时隙接收模块和ADPCM时隙接收模块，输出端分别连接ADPCM时隙发送模块和PCM时隙发送模块。核心处理模块与其他四个模块之间通过中断进行数据交换，这样可以使核心处理模块的处理更加简单，并且可以进行方便的RAM复用，减少对FPGA资源的占用。<br> 所述ADPCM时隙发送模块通过第一加法器连接ADPCM输出端口；该加法器的一输入端连接帧头信号接收端，将待发送的ADPCM数据进行并/串转换。<br> 所述PCM时隙发送模块通过第二加法器连接PCM输出端口；该加法器的一输入端连接帧头信号接收端，将待发送的PCM数据进行并/串转换。<br> 所述核心处理模块具有时钟端口，与工作时钟相连。<br> 所述核心处理模块包括A率反变换模块、运算模块、A率变换模块、配置模块和编解码模块；所述编解码模块分别连接A率反变换模块、运算模块、A率变换模块和配置模块。<br> <br> <br> 图1是本实用新型的ADPCM数字编码转换器原理框图；图2是本实用新型的ADPCM数字编码转换器的FPGA内部电路原理图；图3是本实用新型ADPCM数字编码转换器核心处理模块的电路原理图。<br> <b>具体实施方式</b><br> 为了便于更好地理解本实用新型的结构和功能，下面结合图1至图3进行详细说明。<br> 本实用新型的ADPCM数字编码转换器采用时分复用和硬件并行处理技术，仅采用较低的异步工作时钟(10M-12M)，处理31路64K的PCM信号，实现IMA-ADPCM编解码。由于主要的处理模块采用了FPGA实现，可以灵活的控制每个时隙通道是否进行编解码操作。<br> 本实用新型的ADPCM数字编码转换器原理框图如图1所示，主要包括PCM端E1接口及成帧器芯片CHIP1、ADPCM端E1接口及成帧器芯片CHIP2、一FPGA和一块CPU。<br> FPGA的帧头信号接收端FL通过2M数据线分别连接CHIP1的CHIP11端口和CHIP2的CHIP21端口，接收CHIP1和CHIP2送到FPGA的帧头信号。FPGA的时钟信号接收端CLK通过2M数据线分别连接CHIP1的CHIP12端口和CHIP2的CHIP22端口，接收CHIP1和CHIP2送到FPGA的2M时钟信号。FPGA的PCMI端口通过2M数据线连接CHIP1的CHIP13端口，接收CHIP1输出的PCM信号。FPGA的ADPCMI端口通过2M数据线连接CHIP2的CHIP23端口，接收CHIP2输出的ADPCM信号。FPGA的PCMO端口通过2M数据线连接CHIP1的CHIP14端口，发送PCM信号到CHIP1。FPGA的ADPCMO端口通过2M数据线连接CHIP2的CHIP24端口，发送ADPCM信号到CHIP2。FPGA的地址端AD通过CPU地址线与CPU的CPU1端口相连。FPGA的使能信号端SI通过CPU使能信号线与CPU2端口相连。FPGA的数据端DA通过CPU数据总线与CPU3端口相连。<br> CHIP1提供标准的31路PCM编码的2M链路，CHIP2提供标准的31路IMA-ADPCM编码的2M链路，这样经过该转换器的处理我们就可以将原来需要占用31个64K时隙的PCM链路压缩到15.5个64K时隙中，另外有15.5个64K时隙可以用来传输其他数据或者另外的IMA-ADPCM链路。CPU用来对FPGA内部RAM区进行配置，以确定两条E1链路中各个时隙的对应关系。FPGA是转换器的核心模块，完成PCM与IMA-ADPCM间编码的转换。<br> 前面提到标准的IMA-ADPCM的算法是用来处理16bit的声音波形数据的，而PCM信号经过A率反变换得到的是13bit的声音波形数据，这样就需要对IMA-ADPCM算法加以修改，使之能够处理13bit的声音波形数据，同时还要保证与标准算法的兼容性。<br> 由于在本转换器中的核心模块为FPGA，E1接口及成帧器芯片CHIP1、CHIP2及CPU的提供的功能比较单一，所以在这里就FPGA内部的设计实现做详细的说明。FPGA内部电路原理图如图2。<br> 如图2所示，FPGA包括ADPCM时隙发送模块1、PCM时隙接收模块2、核心处理模块3、ADPCM时隙接收模块4和PCM时隙发送模块5。<br> 时钟信号接收端CLK分别连接ADPCM时隙发送模块1的时钟信号接收端11、PCM时隙接收模块2的时钟信号接收端21、ADPCM时隙接收模块4的时钟信号接收端41和PCM时隙发送模块5的时钟信号接收端51，从E1接口及成帧器芯片中接收2M时钟信号，传送到FPGA中。<br> 帧头信号接收端FL分别连接ADPCM时隙发送模块1的帧头信号接收端11、PCM时隙接收模块2的帧头信号接收端21、核心处理模块3的帧头信号接收端32、ADPCM时隙接收模块4的帧头信号接收端41和PCM时隙发送模块5的帧头信号接收端51，从E1接口及成帧器芯片中接收帧头信号，传送到FPGA中。两块E1接口及成帧器芯片的帧头信号相同。<br> 加法器A1的一个输入端口A11连接ADPCM时隙发送模块1的数据输出端14，另一个输入端口A12连接帧头信号接收端FL。加法器A1将处理后的ADPCM数据和帧头信号叠加后传到端口ADPCMO，再发送到E1链路中各个时隙中，输出给E1接口及成帧芯片。<br> 加法器A2的一个输入端口A21连接PCM时隙发送模块的数据输出端54，另一个输入端口A22连接帧头信号接收端FL。加法器A2将处理后的PCM数据和帧头信号叠加后传到端口PCMO，再发送到E1链路中各个时隙中，输出给E1接口及成帧芯片。<br> 核心处理模块3的数据输出端口38与ADPCM时隙发送模块1的数据输入端口13相连，数据输出端口37与PCM时隙发送模块5的数据输入端口53相连。<br> PCM时隙接收模块2的PCM信号接收端23与端口PCMI相连，数据输出端口24与核心处理模块3的数据输入端口31相连。ADPCM时隙接收模块4的ADPCM信号接收端43与端口ADPCMI相连，数据输出端口44与核心处理模块3的数据输入端口33相连。核心处理模块3还具有时钟端口39，与端口CLK相连，FPGA采用10M时钟作为工作时钟。端口34与端口AD相连，端口35与端口SI相连，端口36与端口DA相连。<br> 核心处理模块3与其他四个模块之间通过中断进行数据交换，这样可以使核心处理模块3的处理更加简单，并且可以进行方便的RAM复用，减少对FPGA资源的占用。PCM时隙接收模块2完成从E1链路中各个时隙中接收PCM数据，并进行串/并，送核心处理模块处理。PCM时隙发送模块1完成将待发送的PCM数据进行并/串转换，送到E1链路中各个时隙中，输出给E1接口及成帧芯片CHIP1。ADPCM时隙接收模块4完成从E1链路中各个时隙中接收ADPCM数据，并进行串/并，送核心处理模块3处理。ADPCM时隙发送模块1完成将待发送的ADPCM数据进行并/串转换，送到E1链路中各个时隙中，输出给E1接口及成帧芯片CHIP2。<br> 核心处理模块3的电路原理图如图3所示。参阅图3，核心处理模块3包括A率反变换模块、编解码模块、运算模块、A率变换模块和TRABLE_ROM模块。数据输入端口31连接A率反变换模块。帧头信号接收端32、数据输入端口33、数据输出端口38和时钟端口39连接编解码模块。A率变换模块连接数据输出端口37。TRABLE_ROM模块连接端口34、35、36。编解码模块分别连接A率反变换模块、运算模块、A率变换模块和配置模块(TRABLE_ROM模块)。<br> A率反变换模块完成PCM数据的A率反变换，得到13bit的原始采样值SIM_IN。编解码模块用来完成ADPCM的编解码工作，并且根据TRABLE_ROM模块中的配置数据完成对各个通道数据的存取操作。运算模块完成带符号运算的加减法操作，为编解码模块提供运算平台。TRABLE_ROM模块在FPGA内部实现一块RAM空间，并可以由CPU配置，以确定两条E1链路中各个时隙的对应关系。A率变换模块将完成原始采样值SIM_OUT进行A率变换后，传送到数据输出端口37。<br> 虽然本实用新型的实施例已经举例说明并被显示和描述，但应当理解，熟知本领域的人员对本实用新型做出的各种修改或者替代，都不脱离本实用新型的保护范围。<br> <b>权利要求</b>1.一种ADPCM数字编码转换器，其特征在于，包括PCM端E1接口及第一成帧器芯片，提供标准的31路PCM编码的2M链路；IMA-ADPCM端E1接口及第二成帧器芯片，提供标准的31路IMA-ADPCM编码的2M链路；CPU处理器；以及FPGA，通过2M数据总线连接第一成帧器芯片、第二成帧器芯片；该FPGA包括时钟信号接收端，与第一成帧器芯片、第二成帧器芯片连接，接收第一成帧器芯片和第二成帧器芯片送到FPGA的时钟信号；帧头信号接收端，与第一成帧器芯片、第二成帧器芯片连接，接收第一成帧器芯片和第二成帧器芯片送到FPGA的帧头信号；PCM输入端口，连接第一成帧器芯片，接收第一成帧器芯片输出的PCM信号；PCM输出端口，连接第一成帧器芯片，发送处理后的PCM信号到第一成帧器芯片；ADPCM输入端口，连接第二成帧器芯片，接收第二成帧器芯片输出的ADPCM信号；ADPCM输出端口，连接第二成帧器芯片，发送处理后的ADPCM信号到第二成帧器芯片；地址端，通过CPU地址线连接CPU处理器；使能信号端，通过CPU使能信号线连接CPU处理器；数据端，通过CPU数据总线连接CPU处理器。<br> 2.如权利要求1所述的ADPCM数字编码转换器，其特征在于，所述现场可编程逻辑阵列包括ADPCM时隙发送模块、PCM时隙接收模块、核心处理模块、ADPCM时隙接收模块和PCM时隙发送模块；帧头信号接收端分别连接上述五个模块；时钟信号接收端分别连接ADPCM时隙发送模块、PCM时隙接收模块、ADPCM时隙接收模块和PCM时隙发送模块；PCM时隙接收模块连接PCM输入端口；核心处理模块连接地址端、使能信号端和数据端；ADPCM时隙接收模块连接ADPCM输入端口；核心处理模块的输入端分别连接PCM时隙接收模块和ADPCM时隙接收模块，输出端分别连接ADPCM时隙发送模块和PCM时隙发送模块。<br> 3.如权利要求2所述的ADPCM数字编码转换器，其特征在于，所述ADPCM时隙发送模块通过第一加法器连接ADPCM输出端口；该加法器的一输入端连接帧头信号接收端。<br> 4.如权利要求2或3所述的ADPCM数字编码转换器，其特征在于，所述PCM时隙发送模块通过第二加法器连接PCM输出端口；加法器的一输入端连接帧头信号接收端。<br> 5.如权利要求4所述的ADPCM数字编码转换器，其特征在于，所述核心处理模块具有时钟端口，与工作时钟相连。<br> 6.如权利要求5所述的ADPCM数字编码转换器，其特征在于，所述核心处理模块包括A率反变换模块、运算模块、A率变换模块、配置模块和编解码模块；所述编解码模块分别连接A率反变换模块、运算模块、A率变换模块和配置模块。<br> <b>专利摘要</b>本实用新型提供了一种ADPCM数字编码转换器，包括PCM端E1接口及第一成帧器芯片、IMA－ADPCM端E1接口及第二成帧器芯片、CPU处理器以及FPGA。FPGA包括时钟信号接收端，接收第一和第二成帧器芯片的时钟信号；帧头信号接收端，接收第一和第二成帧器芯片的帧头信号；PCM输入端口，接收第一成帧器芯片输出的PCM信号；PCM输出端口，发送处理后的PCM信号到第一成帧器芯片；ADPCM输入端口，接收第二成帧器芯片输出的ADPCM信号；ADPCM输出端口，发送处理后的ADPCM信号到第二成帧器芯片；地址端、使能信号端和数据端分别连接CPU处理器。本转换器采用分时复用和硬件并行处理技术，采用较低的异步工作时钟，处理31路64K的PCM信号，实现IMA－ADPCM编解码。<br> <b>文档编号</b>G10L19/00GK2807612SQ200520040899<br> <b>公开日</b>2006年8月16日 申请日期2005年4月15日 优先权日2005年4月15日<br> <b>发明者</b>郭展鹏 申请人:上海欣泰通信技术有限公司<br></p></p></div><div class="entry-meta"><p>本文推荐Adpcm数字编码转换器的制作方法仅代表作者观点，不代表本网站立场。本站对作者上传的所有内容将尽可能审核来源及出处，但对内容不作任何保证或承诺。请读者仅作参考并自行核实其真实性及合法性。如您发现图文视频内容来源标注有误或侵犯了您的权益请告知，本站将及时予以修改或删除。未经允许不得转载：http://www.pinpai35.com/1656290001.html</p></div></div></div><div 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