基板处理装置的制作方法

专利名称：基板处理装置的制作方法
技术领域：
本发明涉及使用磁场控制等离子体密度的分布的基板处理装置。
背景技术：
目前，在对基板例如半导体晶片(以下，简称为“晶片”。)ff实施等离子体处理时，使用图15所示的等离子体处理装置。在该基板处理装置120中，向腔室121内的处理空间S导入处理气体，并且从高频电源122、123向下部电极124供给高频电力。在处理空间S中通过向下部电极124供给的高频电力产生电场，该电场对被导入的处理气体的分子、原子进行激励，从而生成等离子体。此时，通过等离子体中的自由基、阳离子对载置于下部电极124的晶片W实施等离子体处理。但是，如专利文献I中公开的方式，在低压下在向下部电极124供给高频电力而生成高密度的等离子体时，在提高了所供给的高频电力的频率的情况下，由高频电力产生的高频电流具有向下部电极124的中心附近聚集的倾向。而且，作为结果，在处理空间S中生成的等离子体的密度也是与晶片W的中心相对的区域(以下，称为“中心区域”。)比与晶片W的边缘相对的区域(以下，称为“周缘区域”。)高。图16表示在每种向下部电极供给的高频电力的频率下的与晶片相对的区域中存在的电子密度(Ne)的分布。在此，以中心区域的电子密度为基准进行无量纲化(量纲为I)。通常，在利用处理气体产生等离子体时，不仅产生阳离子、自由基，而且也产生电子，因此，电子密度的分布与等离子体密度的分布大体上一致，如图16所示，随着所供给的高频电力的频率从27MHz向150MHz逐渐变高，与周缘区域的电子密度相比，晶片W中心附近的电子密度增高。特别是，在所供给的高频电力的频率超过60MHz时，电子密度的分布形态明显以晶片W的中心附 近为顶点形成向上凸的形态。另外，在处理空间S中生成等离子体时，在下部电极124上的晶片W的表面产生负偏压电位(Vdc)。而且，Vdc相应于到达下部电极124的电子的量决定。因此，在电子密度集中的晶片W的中心附近到达的电子的量变多，Vdc变低。S卩，电子密度的分布和Vdc的分布成为相反的形态。在Vdc的分布不均匀的情况下，在晶片W的表面流过电流。这时，在形成于后述的图3所示的晶片W的表面上的半导体装置的栅氧化膜153b中通过的上述电流的电荷量超过某阈值时，栅氧化膜153b损坏，或被破坏。另外，在流过上述电流时在向栅电极152蓄积的电荷量超过某阈值时，仍然是栅氧化膜153b损坏或被破坏。因此，为了防止上述的栅氧化膜153b的破坏，本申请人提案有向下部电极124脉冲状地供给高频电力，在处理空间S中以规定周期交替地重复等离子体生成状态和等离子体非生成状态(未生成等离子体的状态)的等离子体处理方法(例如，参照专利文献2。)。在该等离子体处理方法中，将连续的等离子体生成的时间作为通过电流蓄积于栅电极152的电荷量未超过阈值的程度的短的时间，之后制成等离子体非生成状态，以规定周期交替地重复等离子体生成状态和等离子体非生成状态。由此，在等离子体生成状态中即使在晶片W的任意的部位栅电极152上蓄积多余的电荷，在等离子体非生成状态中多余的蓄积电荷分散于周围而消除栅电极152的电荷蓄积，能够防止栅电极152的电荷的累积增大，能够防止栅氧化膜153b的破坏。现有技术文献专利文献专利文献1:日本特开2007 - 266533号公报专利文献2:日本特开2009 - 71292号公报

发明内容
发明想要解决的课题但是，以生产率提高为目的为了进一步提高蚀刻速率，研究了进一步增大向下部电极124供给的高频电力的值。在该情况下，Vdc的分布更不均匀，因此，在晶片W的表面流过更大的电流。当通过栅氧化膜153b的电流的电荷量进一步增加时，在重复上述的等离子体生成状态和等离子体非生成状态的等离子体处理方法中，不能充分地使在等离子体非生成状态中蓄积的电荷向周围分散。通过长久维持等离子体非生成状态(减小占空比)能够使所蓄积的电荷向周围分散，但是，因为使等离子体生成状态变短，所以不能使蚀刻速率提闻。本发明的目的在于提供一种基板处理装置，其能够防止电荷在栅电极中蓄积，能够可靠地抑制栅氧化膜的绝缘破坏。用于解决课题的方案为实现所述目的，·本发明的第一方面记载的基板处理装置，在被供给高频电力的下部电极和与该下部电极相对配置的上部电极之间的处理空间中产生电场，使用由该电场产生的等离子体对载置于上述下部电极的基板实施等离子体处理，上述基板处理装置的特征在于，利用对设置于与所述上部电极的所述处理空间相反侧的上表面的多个电磁铁进行控制而产生的磁场，调整上述处理空间的等离子体密度的分布。本发明的第二方面记载的基板处理装置为本发明第一方面的基板处理装置，其特征在于，在调整所述等离子体密度的分布时，在所述等离子体密度低的区域增大磁场的强度。本发明的第三方面记载的基板处理装置为本发明的第一方面或第二方面的基板处理装置，其特征在于，对所述下部电极供给的高频电力的频率为60MHz以上。本发明的第四方面记载的基板处理装置为本发明的第一方面至第三方面中任一项记载的基板处理装置，其特征在于，在调整所述等离子体密度的分布时，在所述处理空间中减小与所述基板的中心相对的区域的磁场的强度，增大与所述基板的边缘相对的区域的磁场的强度。本发明的第五方面记载的基板处理装置为本发明的第一方面至第四方面中任一项记载的基板处理装置，其特征在于，所述多个电磁铁分为多个电磁铁组，按照每个所述电磁铁组控制各所述电磁铁产生的磁场的强度和/或所述电磁铁的磁极。本发明的第六方面记载的基板处理装置为本发明的第五方面的基板处理装置，其特征在于，所述电磁铁组各自的各所述电磁铁的所述处理空间侧的磁极相同。
本发明的第七方面记载的基板处理装置为本发明的第一方面至第六方面的任一项记载的基板处理装置，其特征在于，在调整所述等离子体密度的分布时，重复以使得通过所述电场产生等离子体的方式控制向所述下部电极供给的高频电力的第一期间、和以使得不通过所述电场产生等离子体的方式控制向所述下部电极供给的高频电力的第二期间。发明效果根据本发明，在处理空间中产生磁场，使得处理空间的等离子体密度的分布均匀化，因此，能够使处理空间的等离子体密度的分布均匀化，能够使基板表面的负偏压电位均匀化。由此，基板的任意两个栅电极的负偏压电位几乎相等，所以，不会产生在该两个栅电极间流过的电流。其结果是，能够抑制通过栅氧化膜的电荷量，并且，能够防止电荷蓄积在栅电极，能够可靠地抑制栅氧化膜的绝缘破坏。


图1是概略性表示本发明第一实施的方式的基板处理装置的构成的图，图1 (A)是基板处理装置的截面图，图1 (B)是沿图1 (A)中的空心箭头眺望基板处理装置的上部电极的图。图2是表示晶片的表面的Vdc的分布的曲线图。图3是用于说明晶片的栅氧化膜的破坏和Vdc的关系的图。

图4是表示在各部位的Vdc之间产生差异的情况下的被破坏的栅氧化膜的晶片面内的分布状况的图，图4 (A)表不高输出时，图4 (B)表不低输出时。图5是用于说明在图1的基板处理装置中产生的电场和磁场导致的电子的漂移运动的图，图5 (A)是图1的基板处理装置的截面图，图5 (B)是沿图5 (A)中的空心箭头眺望基板处理装置的上部电极的图。图6是用于说明各电磁铁的处理空间侧的磁极和在处理空间产生的磁场的强度的关系的图。图7是用于说明本实施方式的基板处理装置所执行的等离子体处理方法的图，图7 (A)表不由电场产生的分布形态，图7 (B)表不由磁场产生的等离子体的Ne的分布形态，图7 (C)表示由电场产生的等离子体的Ne的分布形态和由磁场产生的等离子体的Ne的分布形态重叠后的Ne的分布形态。图8是概略性表示本实施方式的其它的基板处理装置的构成的图，图8 (A)是基板处理装置的截面图，图8 (B)是沿图8 (A)中的空心箭头眺望基板处理装置的上部电极的图。图9表示在本发明的第二实施方式的基板处理装置所执行的等离子体处理方法中向基座供给的高频电力的波形，图9 (A)表示非脉冲状地进行供给的情况下的高频电力的波形，图9 (B)表示脉冲状地进行供给的情况下的高频电力的波形。图10是概略性表示第一试验用晶片的构成的截面图。图11是表示第一试验用晶片的低输出的干式蚀刻处理后的栅氧化膜的成品率的图，图11 (A)表示比较例1，图11 (B)表示实施例1，图11 (C)表示实施例2，图11 (D)表示比较例2,图11 (E)表示实施例3,图11 (F)表示实施例4。图12是表示第二试验用晶片的光致抗蚀剂的蚀刻速率的图，图12 (A)表示在与比较例I相同的条件下实施干式蚀刻处理的情况，图12 (B)表示在与实施例1相同的条件下实施干式蚀刻处理的情况，图12 (C)表示在与实施例2相同的条件下实施干式蚀刻处理的情况。图13是表示高输出的干式蚀刻处理后的栅氧化膜的成品率的图，图13 (A)表示比较例3，图13 (B)表示实施例5，图13 (C)表示实施例6，图13 (D)表示比较例4，图13(E)表示实施例7，图13 (F)表示实施例8。图14是表示第二试验用晶片的光致抗蚀剂的蚀刻速率的图，图14 (A)表示在与比较例3相同的条件下实施干式蚀刻处理的情况，图14 (B)表示在与实施例5相同的条件下实施干式蚀刻处理的情况，图14 (C)表示在与实施例6相同的条件下实施干式蚀刻处理的情况。图15是概略性表示现有的基板处理装置的构成的截面图。图16表示在每种向下部电极供给的高频电力的频率下的与晶片相对的区域存在的电子密度(Ne)的分布。附图标记说明B 磁场E 电场S处理空间W 晶片10、24基板处理装置11 腔室12 基座13上部电极20、25、26 电磁铁21、27中央部相对组22、28周缘区域相对组23、29外侧相对组14第一高频电源16第二高频电源
具体实施例方式以下，参照附图对本发明的实施方式进行说明。首先，对本发明第一实施方式的基板处理装置进行说明。图1是概略性表示本实施方式的基板处理装置的构成的图。图1 (A)是基板处理装置的截面图，图1 (B)是沿图1 (A)中的空心箭头从下方眺望基板处理装置的上部电极的图。本基板处理装置对作为基板的半导体器件用的晶片(以下简单地称为“晶片”。)W实施等离子体处理，例如干式蚀刻处理。另外，在本实施方式中被实施等离子体处理的晶片W具有图3所示的构造，在硅基部150上形成有具有氧化膜(SiO2膜)153，在上述氧化膜153上形成有多个栅电 极152。氧化膜153具有确保栅电极152间的绝缘的元件分离区域153a和设置于栅电极152和娃基部150之间的栅氧化膜153b。
在图1 (A)中，基板处理装置10具有例如收纳直径300mm的晶片W的圆筒状的腔室11，在该腔室11内，在下方配置载置晶片W的圆柱状的基座12 (下部电极)，与该基座12相对的腔室11的顶部构成上部电极13，在基座12和上部电极13之间构成处理空间S。在基板处理装置10中，在通过未图示的排气装置减压的处理空间S产生等离子体，通过该等离子体对载置于基座12的晶片W实施等离子体处理。腔室11内的基座12，经由第一匹配器15与第一高频电源14连接，并且，经由第二匹配器17与第二高频电源16连接，且第一高频电源14对基座12供给高的频率例如IOOMHz的高频电力，第二高频电源16对基座12供给低的频率例如3.2MHz的高频电力。由此，基座12作为下部电极发挥功能。另外，第一匹配器15和第二匹配器17调整阻抗使向高频电力的基座12供给效率为最大。在基座12的上部边缘附近，以该基座12的中央部朝向图中上方突出的方式形成台阶(高低差)。在该基座12的中央部的上端配置有由在内部具有静电电极板的陶瓷制成的静电卡盘(未图示)。静电卡盘通过库仑力或约翰逊-拉别克(Johnsen-Rahbeck)力吸附保持晶片W。在基座12的上部边缘附近的台阶上，以包围被静电卡盘吸附保持的晶片W的方式，向基座12的台阶载置聚焦环18。聚焦环18含有硅(Si)或碳化硅(SiC)，能够使处理空间S的等离子体的分布域不仅扩大到晶片W上，而且扩大到该聚焦环18上。夹着处理空间S与基座12的相对的腔室11的顶部与处理气体导入管19连接，该处理气体导入管19向处理空间S导入处理气体。在基板处理装置10中，处理气体从处理气体导入管19向处理空间S导入，通过从第一和第二高频电源14、16向基座12供给的高频电力在处理空间S中沿图中空心箭头方向、即基座12朝向上部电极13产生电场E。电场E激励所导入的处理气体的分子和原子而使等离子体产生。此时，等离 子体中的自由基漂浮并向晶片W移动，等离子体中的阳离子被在晶片W的表面产生的负偏压电位(Vdc)朝向晶片W牵引(吸引)，对该晶片W实施等离子体处理。但是，本发明者确认了在基板处理装置10中通过因在对晶片W实施有等离子体处理时在该晶片W的表面产生的Vdc不均匀而产生的电流所破坏的栅氧化膜的分布，如后述的图4所不，发现在向基座12供给的闻频电力的值大时(以下，称为“闻输出时”。)和向基座12供给的高频电力的值小时(以下，称为“低输出时”。)，被破坏的栅氧化膜的分布状况不同。关于被破坏的栅氧化膜的分布状况不同，发明者在对高输出时和低输出时的晶片W的表面的Vdc的分布进行了测定的基础上,推定有以下说明的机制。图2是表不晶片的表面的Vdc的分布的图表。图2中，用“ ”表不高输出时,用“ ”表不低输出时。在图2中，在高输出时，在处理空间S中生成的等离子体的量变多，因此，到达基座12的电子的量也增多，在晶片W的表面明确产生Vdc。而且，在高频电力的频率高的情况下，如图16所示，电子密度的分布以晶片W的中心区域为顶点形成向上凸的形态。因此，在高出输出时，Vdc的分布明确地以晶片W的中心为顶点形成向下凸的形态，在作为晶片W的边缘的距晶片中心的距离为150mm的部位(以下，称为“150mm部位”。)附近存在的栅电极和在晶片W的中心附近存在的栅电极的Vdc的差，比在150mm部位附近存在的栅电极和距晶片中心的距离为IOOmm的部位(以下，称为“100mm部位”。)附近存在的栅电极的Vdc的差、在150mm部位附近存在的栅电极和距晶片中心的距离为50mm的部位(以下成为“50mm部位”。)附近存在的栅电极的Vdc差大。另外，在低输出时在处理空间S中生成的等离子体的量变少，到达基座12的电子的量也变少，其结果是，在晶片W的表面产生的Vdc的绝对值变小，因此，在晶片W的中心附近存在的栅电极的Vdc、在50mm部位附近存在的栅电极的Vdc和在IOOmm部位附近存在的栅电极的Vdc成为大致相同，但是，详细来讲，如图2所示，低输出时在150mm部位附近存在的栅电极中具有Vdc成为最低的倾向，在150mm部位附近存在的栅电极和晶片W的各部位附近存在的栅电极的Vdc的差明确存在。图3是用于说明晶片上的栅氧化膜的绝缘破坏和Vdc的关系的图。图3示意性表示在硅基部150上形成有具有多个栅氧化膜153b的Si02膜153的晶片W中，在两个栅 氧化膜153bl、153b2的Vdc之间存在差异(Λ Vdc)的情况。将在晶片W的中心附近存在的栅电极152a中产生的Vdc设为Q，将在晶片W的边缘附近存在的栅电极152b中产生的Vdc设为Q’。根据不均匀的Vdc的分布的晶片中心附近和晶片边缘附近的Vdc的差异而成为Q> Q’。即，根据处理空间S的等离子体在分别到达两个栅电极152a、152b的电子的量(电荷量)Q、Q’之间产生差，因此，在两个栅电极之间产生电位差，与Q - Q’相当的电流154在两个栅电极152a、152b之间产生，根据电流154在通过栅氧化膜153bl和153b2的电荷量超过某阈值时，栅氧化膜153bl或153b2损坏或被破坏。图4是表示在各部位的Vdc之间产生了差异的情况下的、被破坏的栅氧化膜的晶片面内的分布状况的图。图4 (A)表不高输出时，图4 (B)表不低输出时。另外,在图4 (A)和图4 (B)中用“■”表示被破坏了的栅氧化膜。在图4 (A)中，在高输出时，如上所述，150mm部位和晶片W的中心的Vdc差成为最大，电流154 (参照图2。)在晶片W的中心附近的栅氧化膜153b集中地流过，因此，被破坏的栅氧化膜153b集中在晶片W的中心附近。另外，在图4 (B)中，在低输出时，晶片W的中心的Vdc、50mm部位的Vdc和IOOmm部位的Vdc几乎没有变化，其结果是，在晶片W的表面在各种方向流过电流154，因此，被破坏的栅氧化膜153b在晶片W的面内大致均等地分布。本实施方式的基板处理装置10为了防止上述的栅氧化膜153b的损伤、破坏，在与上部电极13的处理空间S相反侧的上面13a具备大致放射状地配置的多个电磁铁20。各电磁铁20具有由铁心构成的棒状的轭20a、由卷绕于该轭20a的侧面且两端被引出的导线构成的线圈20b。基板处理装置10的控制器(未图示)控制向电磁铁20的线圈20b流的电流值和电流方向，能够使该电磁铁20的磁极和电磁铁20产生的全磁通和磁通的朝向任意地变化。如图1 (B)所示，在基板处理装置10中，多个电磁铁20被分为:由与载置于基座12的晶片W的中心相对的电磁铁20构成的中央部相对组21 ;对于与晶片W中心相对的上部电极13的中心C (以下，称为“上部电极中心C”。)配置为圆环状且由与载置于基座12的晶片W的边缘附近相对的多个电磁铁20构成的周缘区域相对组22 ;和关于上部电极中心C配置为圆环状且配置于比周缘区域相对组22更靠外侧且由不与载置于基座12的晶片W相对的多个电磁铁20构成的外侧相对组23。在基板处理装置10中，以周缘区域相对组22的各电磁铁20的处理空间S侧的磁极全部成为相同的方式控制向各电磁铁20的线圈20b流过的电流方向，以外侧相对组23的各电磁铁20的处理空间S侧的磁极全部相同的方式控制各电磁铁20的向线圈20b流过的电流的方向。在本实施方式中，在图中中央部相对组21由I个电磁铁20构成，也可以由关于与晶片W的中心相对的上部电极中心C圆环状地配置的多个电磁铁20构成。另外，在沿图1 (A)中的空心箭头从处理空间S侧眺望基板处理装置10的上部电极13时，上部电极13不具有透过性，因此，本来就不能看见配置于上部电极13的上表面13a的各电磁铁20，但是，在图中，为了容易地说明各电磁铁20的配置，在本实施方式中，作为上部电极13具有透过性，各电磁铁20的配置透过上部电极13能够识别。在后述的图5(B)和图8 (B)中也同样。图5是用于说明在图1的基板处理装置中产生的电场和磁场导致的电子的漂移运动的图，图5 (A)是图1的基板处理装置的截面图，图5 (B)是沿图5 (A)中的空心箭头从下方眺望基板处理装置的上部电极的图。例如图5 (A)所示，在基板处理装置10中，将中央部相对组21的电磁铁20的处理空间S侧的磁极设定为N极，将周缘区域相对组22和外侧相对组23的各电磁铁20的处理空间S侧的磁极设定为S极时，从中央部相对组21朝向周缘区域相对组22、外侧相对组23产生放射状地磁场B。此时，如上所述，由于在处理空间S产生电场E，因此，处理空间S中的电子受到由电场E和磁场B产生的洛伦兹力而进行漂移。具体而言，在图5(B)中从图前朝向里侧产生电场E，且关于上部电极中心C产生放射状地磁场B，因此，电子根据弗来明左手法则向以上部电极中心C为中心的圆周的接线方向接受加速度并沿以上部电极中心C为中心的圆状的电子轨跡D旋转。此时，旋转的电子与处理空间S中的处理气体的分子、原子碰撞生成等离子体。其结果是，沿圆状的电子轨迹D产生圆环状的等离子体。

但是，基于电场和磁场的电子的漂移运动的速度V gE用下式(I)表示。vgE = E/B...(I)根据上述式(I )，在电场E的强度为一定时，磁场B的强度(磁场强度)越大，电子的漂移运动的速度越低。在电子的漂移运动的速度降低时，电子滞留在某部位的时间变长，因此，在该部位中电子密度上升。其结果是，电子与处理气体的分子、原子的碰撞机会增加，因此，在该部位中等离子体密度上升。即，当通过电磁铁20增大某部位的磁场强度时，能够提高该部位的等离子体密度。因此，通过调整中央部相对组21、周缘区域相对组22和外侧相对组23中的各电磁铁20的处理空间S侧的磁极，能够使在处理空间S产生的磁场B的形态变化，能够在所希望的部位制成磁场强度大的部分，能够提高该所希望的部位的等离子体密度。图6是用于说明各电磁铁的处理空间侧的磁极和在处理空间产生的磁场的强度的关系的图。图6 (A)表示不向中央部相对组21中的电磁铁20的线圈20b通电不产生磁通，而将周缘区域相对组22中的各电磁铁20的处理空间S侧的磁极设定为S极，且将外侧相对组23中的各电磁铁20的处理空间S侧的磁极设定为N极的情况。该情况下，磁场B从外侧相对组23朝向周缘区域相对组22产生，在外侧相对组23和周缘区域相对组22之间，磁场强度成为最大，因此，在外侧相对组23和周缘区域相对组22之间能够提高等离子体密度。图6 (B)表示将中央部相对组21中的电磁铁20的处理空间S侧的磁极设定为N极,将周缘区域相对组22中的各电磁铁20的处理空间S侧的磁极设定为S极，且将外侧相对组23中的各电磁铁20的处理空间S侧的磁极设定为S极的情况。该情况下，磁场B从中央部相对组21朝向边缘領城相对组22和外侧相对组23产生，磁场B在中央部相对组21和周缘区域相对组22之间重叠，因此，磁场强度成为最大，并且在外侧相对组23和周缘区域相对组22之间磁场强度变为比较大，因此，在中央部相对组21和周缘区域相对组22之间、以及外侧相对组23和周缘区域相对组22之间能够提高等离子体密度。另外，等离子体密度相应于磁场强度而变化，因此，中央部相对组21和周缘区域相对组22之间的等离子体密度比外侧相对组23和周缘区域相对组22之间的等离子体密度高。图6 (C)表示将中央部相对组21中的电磁铁20的处理空间S侧的磁极设定为N极,将周缘区域相对组22中的各电磁铁20的处理空间S侧的磁极设定为N极，且将外侧相对组23中的各电磁铁20的处理空间S侧的磁极设定为S极的情况。该情况下，磁场B从中央部相对组21和周缘区域相对组22朝向外侧相对组23产生，磁场B在外侧相对组23和周缘区域相对组22之间重叠，因此磁场强度成为最大，并且，在中央部相对组21和周缘区域相对组22之间磁场强度成为比较大，因此，在中央部相对组21和周缘区域相对组22之间、以及外侧相对组23和周缘区域相对组22之间能够提高等离子体密度。另外，在该情·况下，外侧相对组23和周缘区域相对组22之间的等离子体密度比中央部相对组21和周缘区域相对组22之间的等离子体密度高。S卩，在图1的基板处理装置10中，通过使向各电磁铁20流动的电流的方向和大小变化，能够容易地控制在处理空间S产生的磁场B的强度、分布形态。但是，在图1的基板处理装置10中，向基座12供给IOOMHz的高频电力，如上所述，在供给高频电力的频率高且供给的高频电力的值大时(高输出时)，通过电场E产生的等离子体的电子密度(Ne)的分布成为以中心区域为顶点向上凸的形态，Ne的分布和Vdc的分布成为相反的形态，因此，Vdc的分布成为以晶片W的中心附近为顶点向下凸的形态(参照图7(A))。即，在仅通过电场E产生等离子体的情况下，晶片W的表面的Vdc的分布倾向，在形成于晶片W的表面的各栅电极152a、152b的Vdc之间产生电位差。在本实施方式中，通过使向各电磁铁20流动的电流的方向、大小变化，控制在处理空间S产生的磁场B的强度和分布形态，调整处理空间S的Ne的分布，使晶片W的表面的Vdc均匀化。具体而言，如图7 (A)所示，在由电场E产生的等离子体的Ne以中心区域为顶点向上分布时，在处理空间S中以周缘区域的等离子体密度、即Ne变高的方式控制磁场B的磁通密度和各电磁铁20的磁极。该情况下，例如图6 (C)所示，优选将中央部相对组21中的电磁铁20的处理空间S侧的磁极设定为N极，将周缘区域相对组22中的各电磁铁20的处理空间S侧的磁极设定为N极，且将外侧相对组23中的各电磁铁20的处理空间S侧的磁极设定为S极，减小中心区域的磁场强度，增大周缘区域的磁场强度。在磁场强度大的部位能够促进等离子体的生成，因此，如图7 (B)所示，能够在周缘区域提高由磁场B产生的等离子体的Ne。其结果是，由电场E产生的等离子体的Ne的分布形态(在中心区域高的分布形态)和由磁场B产生的等离子体的Ne的分布形态(在周缘区域高的分布形态)重叠，能够获得如图7 (C)所示的均匀化的Ne的分布形态。另外，Ne的分布均匀化，因此，晶片W表面的Vdc也均匀化。由用于使Vdc均匀化的磁场B产生的等离子体的Ne的分布不限于图6 (C)所示的分布形态，只要是对由电场E产生的等离子体的Ne的分布中的Ne低的部分进行补充的分布形态则均能够使用。例如，在由电场E产生的等离子体的Ne的分布形态为以中心区域为顶点向上凸的形态的情况下，由用于使Vdc均匀化的磁场B产生的等离子体的Ne的分布形态也可以是如图6 (A)和图6 (B)所示的分布形态。另外，在由电场E产生的等离子体的Ne在周缘区域高且在中心区域低的情况下，控制向中央部相对组21、周缘区域相对组22和外侧相对组23的向各电磁铁20流动的电流的方向和大小，使得由磁场B产生的等离子体的Ne的分布形态成为在周缘区域低且在中心区域高的分布形态即可。另外，在供给的高频电力的频率高但供给的高频电力的值小时(低输出时)，Vdc具有在晶片W的边缘附近成为最低的倾向(参照图2)，该情况下，通过实现对由电场E产生的等离子体的Ne的分布的Ne的低的部分进行补充的、由磁场B产生的等离子体的Ne的分布形态，由此，也能够使Vdc在晶片W的表面均匀化。根据本实施方式的基板处理装置，在处理空间S中产生磁场B，使得处理空间S的Ne的分布均匀化，因此，能够使处理空间S的Ne的分布均匀化，能够使晶片W的表面的Vdc均匀化。由此，晶片W的任意的两个栅电极152a、152b的Vdc大致相等，因此，不产生在两个栅电极152a、152b之间流过的电流154。其结果是，能够抑制通过栅氧化膜153b的电荷量Q，并且，能够防止电荷蓄积到栅电极152，能够可靠地抑制栅氧化膜153b的破坏。另外，在本实施方式的基板处理装置 中，在使Ne的分布均匀化时，在处理空间S的Ne低的部位增大磁场的强度。例如，在由电场E产生的等离子体的Ne的分布形态为以中心区域为顶点向上凸的形态的情况下，在处理空间S中减小中心区域的磁场的强度，增大周缘区域的磁场的强度，因此，能够利用由磁场B产生的等离子体的Ne对由电场E产生的等离子体的Ne的分布形态中的Ne的低的部分进行补充，由此，能够可靠地使Ne的分布均匀化。另外，在本实施方式的基板处理装置中，按照每个电磁铁组(中央部相对组21、周缘区域相对组22和外侧相对组23)控制各电磁铁20所产生的磁场B的磁通密度和/或各电磁铁20的磁极，因此，各电磁铁组能够控制促进生成的等离子体的Ne的量，在处理空间S的各部位中，尽管补充由电场E产生的等离子体的Ne的分布形态的Ne的低的部分，而且也能够生成最适量的Ne。另外，在向基座12供给的高频电力的频率超过60MHz时，如上所述，由电场E产生的等离子体的Ne的分布成为以中心区域为顶点向上凸的形态，因此，使Ne的分布均匀化的本实施方式的基板处理装置执行的等离子体处理方法，在向基座12供给的高频电力的频率超过60MHz的情况下能够适合使用。另外，本实施方式的基板处理装置不限于图1的基板处理装置10。图8是概略性表示本实施方式的其它的基板处理装置的构成的图。图8 (A)是基板处理装置的截面图，图8 (B)是沿图1 (A)中的空心箭头眺望基板处理装置的上部电极的图。另外，图8的基板处理装置的构成与图1的基板处理装置10的构成基本相同，因此，以下，对相同的构成要素标注相同的附图标记并省略其说明。在图8 (A)中，基板处理装置24具备配置于上部电极13的上表面13a的两种的多个电磁铁25和电磁铁26。各电磁铁25具有圆棒状的轭25a和卷绕于该磁轭25a的侧面的线圈25b,各电磁铁26也与电磁铁25同样,具有圆棒状的磁轭26a和卷绕于该磁轭26a的侧面的线圈26b。在电磁铁25中，磁轭25a由直径为6.5 7.5mm的铁心构成，在侧面卷绕铜线大致180 200圈而构成线圈25b。另外，在电磁铁26中，磁轭26a由直径为26 28mm的铁心构成，在侧面卷绕铜线大致300 1500圈而构成线圈26b。在电磁铁25和电磁铁26中，控制向线圈25b或线圈26b流动的电流的值和电流的方向，由此，能够控制电磁铁25和电磁铁26产生的全磁通、电磁铁25和电磁铁26的磁极。一般而言，电磁铁产生的全磁通用下述式(2)表示。全磁通=磁动势/磁阻…(2)全磁通为自铁心即磁轭的一端产生的全部的磁力线的量，单位用Wb (韦伯)表示，磁动势为在所谓的磁路中产生磁通的力，单位用AT (安培匝数)表示。磁动势具体的用卷绕在磁轭的线圈的匝数、在该线圈中流过的电流的积表示。因此，在线圈的匝数越变多，在该线圈中流过的电流的值越大，磁动势越大。另外，磁阻是表示在磁路中磁通难以流过的指标，用下述式(3)表示。磁阻=磁路长度/ (导磁率X磁路截面积)…(3)磁路长度为磁轭的长度，导磁率为磁轭的导磁率,磁路截面积为磁轭的截面积。因此，在磁轭越变长，磁轭的直 径越变小，磁阻越变大。关于电磁铁25和电磁铁26,磁轭25a和磁轭26a的长度相同，磁轭25a和磁轭26a的导磁率相同，在线圈25b和线圈26b中流动的电流的值大致相同(在线圈25b中流过峰值为0.78A的电流，在线圈26b中流峰值0.70A的电流)，但是，线圈26b的匝数比线圈25b的匝数多，因此，电磁铁26的磁动势比电磁铁25的磁动势大，磁轭26的直径比磁轭25的直径大，因此，电磁铁26的磁阻比电磁铁25的磁阻比小。因此，电磁铁26产生的全磁通比电磁铁25产生的全磁通大,具体而言，电磁铁26产生的全磁通为电磁铁25产生的全磁通的8 12倍。在基板处理装置24中，如图8 (B)所示，电磁铁25和电磁铁26被分为:中央部相对组27，其包含与晶片W的中心相对的多个电磁铁25 ;周缘区域相对组28，其包含以包围该中央部相对组27的方式配置的与晶片W的周缘部相对的多个电磁铁25 ;和外侧相对组29，其包含关于上部电极中心C配置为圆环状，且配置为比周缘区域相对组28更靠外侧且由不与晶片W相对的多个电磁铁26。在中央部相对组27和周缘区域相对组28中，各电磁铁25彼此以等间隔配置，且排列为大致放射状。中央部相对组27由从上部电极中心C到其中心的距离为74.4mm (在图8 (B)中用L1表示)以下的多个电磁铁25构成，周缘区域相对组28由自上部电极中心C到其中心的距离比74.4mm大且148.8mm (在图8 (B)中用L2表示)以下的多个电磁铁25构成，外侧相对组29由自上部电极中心C到其中心的距离L3S 190mm (在图8 (B)中用L3表示)的多个电磁铁26构成。其中，在图8 (A)和图8 (B)中，用虚线表示中央部相对组27的各电磁铁26。在中央部相对组27和周缘区域相对组28的各组中，以各电磁铁25的处理空间S侧的磁极全部相同的方式设定各电磁铁25的向线圈25b流过的电流的方向。在外侧相对组29中，以各电磁铁26的处理空间S侧的磁极全部相同的方式设定各电磁铁26的向线圈26b流过的电流的方向。在基板处理装置24中，例如，在由电场E产生的等离子体的Ne的分布形态呈现为以中心区域为顶点向上凸的形态的情况下，将中央部相对组27中的电磁铁25的处理空间S侧的磁极设定为N极，将周缘区域相对组28中的各电磁铁25的处理空间S侧的磁极和外侧相对组29中的各电磁铁25的处理空间S侧的磁极设定为S极。该情况下，如图8 (A)和图8 (B)所示，从中央部相对组27朝向周缘区域相对组28、外侧相对组29放射状地产生磁场B。作为产生的磁场B，如上所述，外侧相对组29中的各电磁铁26产生的全磁通比中央部相对组27和周缘区域相对组28中的各电磁铁25产生的全磁通大，因此，形成周缘区域的磁场强度比中心区域的磁场强度大的磁场B，形成在大致外侧相对组29的附近、即周缘区域磁场强度最大的磁场B，由磁场B产生的等离子体的Ne的分布呈现在周缘区域高的分布形态。其结果是，能够获得由电场E产生的等离子体的Ne的分布形态(在中心区域高的分布形态)、由磁场B产生的等离子体的Ne的分布形态(在周缘区域高的分布形态)重叠而均匀化的Ne的分布形态，晶片W的表面的Vdc也被均匀化。用于使Vdc均匀化的由磁场B产生的等离子体的Ne的分布形态不限于图8 (A)和图8 (B)所示，只要是对由电场E产生的等离子体的Ne的分布形态的Ne的低的部分进行补充的分布形态就能够使用，与图1的基板处理装置10的情况相同。但是，在基板处理装置24中，在控制由磁场B产生的等离子体的Ne的分布形态的情况下，也可以使用控制各电磁铁25向线圈25b流过的电流，由此变更中央部相对组27和周缘区域相对组28的边界位置来变更处理空间S的磁场B的磁通的位置的方法。由此，能够增加由磁场B产生的等离子体的Ne的分布形态的控制的自由度，因此，能够增加由能够补充的电场E产生的等离子体的Ne的分布形态的变化(variation)。并且，通过控制各电磁铁25的向线圈25b流动的电流，也可以将各电磁铁25分为I个电磁铁组、或3个以上的电磁铁组。特别是，在分为3个以上的电磁铁组的情况下，在处理空间S中能够更精细地控制由磁场B产生的等离子体的Ne的分布，因此，能够进一步增加由能够补充的电场E产生的等离子体的Ne的分布形态的变化。下面，对本发明的第二实施方式的基板处理装置执行的等离子体处理方法进行说明。 本实施方式的等离子体处理方法与第一实施方式的等离子体处理方法同样，在图1的基板处理装置10和图8的基板处理装置24中执行。本实施方式的等离子体处理方法在第一实施方式的等离子体处理方法的基础上，从第一高频电源14向基座12脉冲状地供给高频电力，在处理空间S中交替地重复等离子体生成状态和等离子体非生成状态。图9表示在本实施方式的基板处理装置中执行的等离子体处理方法中向基座供给的高频电力的波形。图9 (A)表示未脉冲状地进行供给的情况下的高频电力的波形，图9 (B)表示脉冲状地进行供 给的情况下的高频电力的波形。
在本实施方式中，例如，在基板处理装置10中，控制各电磁铁20产生的磁场B的磁通密度和/或各电磁铁20的磁极，实现对由电场E产生的等离子体的Ne的分布形态的Ne的低的部分进行补充的、由磁场B产生的等离子体的Ne的分布形态，但是，一般而言，在向基座12供给的高频电力的值大时(高输出时)，由电场E产生的等离子体大量产生，因此，Ne的分布形态的高低差的绝对值变大，有时仅用由磁场B产生的等离子体的Ne不能完全地补充由电场E产生的等离子体的Ne的分布形态的Ne的低的部分。该情况下，在晶片W的表面Vdc不能完全地均匀化，因此，在晶片W的任意的两个栅电极152a、152b的Vdc之间存在差异而产生在两个栅电极152a、152b之间流过的电流154，通过该电流154在栅电极152中蓄积电荷。在本实施方式的基板处理装置中，如图9 (B)所示，设置以使得由电场E产生的等离子体在处理空间S中产生的方式对向基座12供给的高频电力进行控制的等离子体生成期间(第一期间)、和以使得由电场E产生的等离子体不在处理空间S产生的方式对向基座12供给的高频电力进行控制的例如不供给高频电力的等离子体非生成期间(第二期间)，将等离子体生成期间的占空比设定为例如50%，且使等离子体生成期间和等离子体非生成期间以规定的周期例如90KHz重复。由此，即使在等离子体生成期间通过电流154而向晶片W的任意的部位的栅电极152蓄积电荷，在等离子体非生成期间中不流过电流154，因此，所蓄积的电荷向周围的SiO2膜153等分散而消除栅电极152的电荷蓄积。其结果是，能够防止栅电极152的电荷的累积增大，并能够进一步可靠地抑制栅氧化膜153b的破坏。此外，本实施方式的基板处理装置在等离子体处理中设置等离子体非生成期间，因此，蚀刻速率稍微降低。因此，优选仅限于在仅由磁场B产生的等离子体的Ne不能对由电场E产生的等离子体的Ne的分布形态的Ne低的部分完全地进行补充的情况执行。另外，从确保蚀刻速率的观点考虑优 选等离子体生成期间长的一方，只要使由磁场B产生的等离子体的Ne产生后的Ne的分布形态的高低差的绝对值小，则就优选将等离子体生成期间的占空比设为比例如50%更大。但是，在本发明的实施方式中，能够将占空比设定在10% 90%之间，另外，等离子体生成期间和等离子体非生成期间重复的频率即脉冲频率能够设定在IHz IMHz之间。以上，使用上述各实施方式对于本发明进行了说明，但是，本发明不仅限于上述各实施方式。实施例下面，对本发明的实施例进行说明。首先，准备多个第一试验用晶片Wt (参照图10)，该第一试验用晶片Wt在硅基部150上形成有含有各栅氧化膜153bl、153b2的氧化膜(SiO2膜)15313，在上述氧化膜153b上形成有多个栅电极152a、152b。准备栅电极152的面积F对各栅氧化膜153b的面积d的比率(以下，称为“天线比”。)不同的两种第一试验用晶片Wt，各自的天线比设定为IM (100万)和 100K (10 万)。其次，通过基板处理装置24在不同的条件下向各第一试验用晶片Wt实施等离子体处理，测定有该第一试验用晶片Wt的栅氧化膜153b的成品率。首先，从第一高频电源14向基座12以作为低输出的400W连续地(B卩，占空比为100%)供给IOOMHz的高频电力，从第二高频电源16不向基座12供给3.2MHz的高频电力，作为处理气体将O2单一气体向处理空间S导入，在处理空间S不使磁场B产生，向天线比为IM的第一试验用晶片Wt实施有10秒的干式蚀刻处理(比较例I)。图1l(A)是表示比较例I的干式蚀刻处理后的栅氧化膜153b的成品率的图，用浓色的“■”表示栅氧化膜153b被破坏的部位。其中，“.”的浓色越浓在该区域中越多的栅氧化膜153b被破坏。在比较例I中栅氧化膜153b的破坏遍及整个面发生，栅氧化膜153b的成品率约16%。其次，在中央部相对组27中，将各电磁铁25的处理空间S侧的磁极设定为N极，且将各电磁铁25的磁动势设为150AT，在周缘区域相对组28中，将各电磁铁25的处理空间S侧的磁极设定为S极，且将各电磁铁25的磁动势设为一 25AT，在外侧相对组29中，将各电磁铁26的处理空间S侧的磁极设定为S极，且将各电磁铁26的磁动势设为一 250AT，除了在处理空间S产生用于对由电场E产生的等离子体的Ne的分布形态的Ne的低的部分进行补充的磁场B之外，在与比较例I相同的条件下向天线比为IM的第一试验用晶片Wt实施有10秒的干式蚀刻处理(实施例1)。图11 (B)是表 示实施例1的干式蚀刻处理后的栅氧化膜153b的成品率的图，在实施例1中尽管栅氧化膜153b的破坏依然遍及整个面能够观察，但是，栅氧化膜153b的成品率改善为约30%。其次，在中央部相对组27中，将各电磁铁25的处理空间S侧的磁极设定为N极，且将各电磁铁25的磁动势设为25AT，在周缘区域相对组28中，将各电磁铁25的处理空间S侧的磁极设定为S极，且将各电磁铁25的磁动势设为一 25AT，在外侧相对组29中，将各电磁铁26的处理空间S侧的磁极设定为S极，且将各电磁铁26的磁动势设为一 400AT，除了在处理空间S产生用于对由电场E产生的等离子体的Ne的分布形态的Ne低的部分进行补充的磁场B，并且，从第一高频电源14向基座12以作为低输出的800W且以占空比为50%的脉冲状供给IOOMHz的高频电力之外，在与比较例I相同的条件下向天线比为IM的第一试验用晶片Wt实施有10秒的干式蚀刻处理。(实施例2)。图11 (C)是表示实施例2的干式蚀刻处理后的栅氧化膜153b的成品率的图，在实施例2中不产生栅氧化膜153b的破坏，栅氧化膜153b的成品率改善为约100%。其次，在与比较例I相同的条件下向天线比为100K的第一试验用晶片Wt实施有10秒的干式蚀刻处理(比较例2)。图11 (D)是表示实施例2的干式蚀刻处理后的栅氧化膜153b的成品率的图，与比较例I同样，在比较例2中栅氧化膜153b的破坏遍及整个面发生，栅氧化膜153b的成品率约45%。其次，在与实施例1相同的条件下向天线比为100K的第一试验用晶片Wt实施有10秒的干式蚀刻处理(实施例3)。图11 (E)是表示实施例3的干式蚀刻处理后的栅氧化膜153b的成品率的图，栅氧化膜153b的成品率约67%。其次，在与实施例2相同的条件下向天线比为100K的第一试验用晶片Wt实施有10秒的实施干式蚀刻处理(实施例4)。
图11 (F)是表示实施例4的干式蚀刻处理后的栅氧化膜153b的成品率的图，在比较例4中不产生栅氧化膜153b的破坏，栅氧化膜153b的成品率改善为约100%。在比较例I和实施例1之间改善了栅氧化膜153b的成品率，在比较例2和实施例3之间改善了栅氧化膜153b的成品率，因此可知，在低输出时，通过在处理空间S产生用于对由电场E产生的等离子体的Ne的分布形态的Ne低的部分进行补充的磁场B，改善晶片Wt的表面的Vdc的倾向，能够抑制在各栅电极152之间流过的电流154的产生。另外，在实施例1和实施例2之间也改善了栅氧化膜153b的成品率，在实施例3和实施例4之间也改善了栅氧化膜153b的成品率，因此可知，在低输出时从第一高频电源14以脉冲状供给高频电力且使等离子体非生成期间以规定的周期产生，由此，向栅电极152蓄积的电荷在等离子体非生成期间中向周围的3102膜153b等分散，降低了在栅电极152蓄积的电荷量。并且，准备整个面涂敷有光致抗蚀剂的第二试验用晶片，对各第二试验用晶片在与比较例I相同的条件、与实施例1相同的条件和与实施例2相同的条件下实施干式蚀刻处理，测量出各第二试验用晶片的光致抗蚀剂的蚀刻速率。在与比较例I相同的条件下实施干式蚀刻处理的情况下(参照图12 (A))，在第二试验用晶片的面内蚀刻速率不均匀，在该晶片的中心蚀刻速率变高，但是，在与实施例1相同的条件下在实施干式蚀刻处理的情况下(参照图12 (B))和在与实施例2相同的条件下在实施干式蚀刻处理的情况下(参照图12 (C))，能够确认在第二试验用晶片的面内蚀刻速率的不均匀大致被改善。蚀刻速率的分布形态反映第二试验用晶片上的等离子体的分布形态，因此，根据图12 (A)、图12 (B)和图12 (C)的比较能够证明，在低输出时，通过在处理空间S产生用于对由电场E产生的等离子体的Ne的分布形态的Ne低的部分进行补充的磁场B，能够改善第二试 验用晶片上的等离子体的分布，S卩，能够改善第二试验用晶片的表面的Vdc倾向。其次，除了从第一高频电源14向基座12以作为高输出的1200W连续地供给IOOMHz的高频电力之外，在与比较例I相同的条件下对天线比为IM的第一试验用晶片Wt实施有10秒的干式蚀刻处理(比较例3)。图13 (A)是表示比较例3的干式蚀刻处理后的栅氧化膜153b的成品率的图，在比较例3中栅氧化膜153b的成品率为约8%。其次，除了从第一高频电源14向基座12以作为高输出的1200W连续地供给IOOMHz的高频电力之外，在与实施例1相同的条件下对天线比为IM的第一试验用晶片Wt实施10秒的干式蚀刻处理(实施例5)。图13 (B)是表示实施例5的干式蚀刻处理后的栅氧化膜153b的成品率的图，在实施例5中栅氧化膜153b的成品率改善为约12%。其次，除了从第一高频电源14向基座12以作为高输出的2400W且占空比为50%的脉冲状地供给IOOMHz的高频电力之外，其它的条件与实施例5相同，对天线比为IM的第一试验用晶片Wt实施有10秒的干式蚀刻处理(实施例6)。图13 (C)是表示实施例6的干式蚀刻处理后的栅氧化膜153b的成品率的图，在实施例6中栅氧化膜153b的成品率改善为约54%。其次，在与比较例3相同的条件下对天线比为100K的第一试验用晶片Wt实施有10秒的干式蚀刻处理(比较例4)。图13 (D)是表示比较例4的干式蚀刻处理后的栅氧化膜153b的成品率的图，在比较例4中栅氧化膜153b的破坏集中发生在第一试验用晶片Wt的中心，栅氧化膜153b的成品率约67%。其次，在与实施例5相同的条件下对天线比为100K的第一试验用晶片Wt实施有10秒的干式蚀刻处理(实施例7)。图13 (E)是表示实施例7的干式蚀刻处理后的栅氧化膜153b的成品率的图，在实施例7中栅氧化膜153b的成品率改善为约94%。其次，在与实施例6相同的条件下对天线比为100K的第一试验用晶片Wt实施有10秒的干式蚀刻处理(实施例8)。图13 (F)是表示实施例8的干式蚀刻处理后的栅氧化膜153b的成品率的图，在实施例8中栅氧化膜153b的成品率改善为约87%。在比较例3和实施例5之间改善了栅氧化膜153b的成品率，在比较例4和实施例7之间改善了栅氧化膜153b的成品率，因此可知，即使是高输出时，在处理空间S中产生用于对由电场E产生的等离子体的Ne的分布形态的Ne低的部分进行补充的磁场B，由此，能够改善晶片Wt的表面的Vdc的倾向，能够抑制在各栅电极152间流过的电流154的产生。

另外，即使实施例5和实施例6之间也改善了栅氧化膜153b的成品率，因此可知，即使在高输出时，从第一高频电源14以脉冲状供给高频电力使等离子体非生成期间以规定的周期产生，由此，向栅电极152蓄积的电荷在等离子体非生成期间中向周围的SiO2膜153b等分散而降低蓄积在栅电极152的电荷量。另外，在实施例7和实施例8之间不能改善栅氧化膜153b的成品率，但是，认为这是由于高频电力被以高输出供给且等离子体过剩地产生，向各栅电极152a、152b蓄积的电荷增加，不能使在等离子体非生成期间中蓄积的电荷分散引起的误差。并且，准备整个面上涂敷有光致抗蚀剂的第二试验用晶片，对各第二试验用晶片在与比较例3相同的条件、与实施例5相同的条件和与实施例6相同的条件下实施干式蚀刻处理，测量出各第二试验用晶片的光致抗蚀剂的蚀刻速率。在与比较例3相同的条件下实施有干式蚀刻处理的情况下(参照图14 (A))，在第二试验用晶片的面内蚀刻速率不均匀，在该晶片的中心蚀刻速率变高，但是，在与实施例5相同的条件下实施有干式蚀刻处理的情况下(参照图14 (B))、在与实施例6相同的条件下实施有干式蚀刻处理的情况下(参照图14 (C))，能够确认在第二试验用晶片的面内蚀刻速率的不均匀大致被改善。根据图14 (A)、图14 (B)和图14 (C)的比较能够证明，即使在高输出时，在处理空间S中产生用于对由电场E产生的等离子体的Ne的分布形态的Ne的低的部分进行补充的磁场B，由此，能够改善第二试验用晶片上的等离子体的分布，即能够改善第二试验用晶片的表面的Vdc的倾向。
权利要求
1.一种基板处理装置，其特征在于: 在被供给高频电力的下部电极和与该下部电极相对配置的上部电极之间的处理空间中产生电场，使用利用该电场产生的等离子体对载置于所述下部电极的基板实施等离子体处理， 利用对在所述上部电极的与所述处理空间相反一侧的上表面设置的多个电磁铁进行控制而产生的磁场，调整所述处理空间中的等离子体密度的分布。
2.如权利要求1所述的基板处理装置，其特征在于: 在调整所述等离子体密度的分布时，在所述等离子体密度低的区域增大磁场的强度。
3.如权利要求1或2所述的基板处理装置，其特征在于: 对所述下部电极供给的高频电力的频率为60MHz以上。
4.如权利要求1或2所述的基板处理装置，其特征在于: 在调整所述等离子体密度的分布时，在所述处理空间中减小与所述基板的中心相对的区域的磁场的强度，增大与所述基板的边缘相对的区域的磁场的强度。
5.如权利要求1或2所述的基板处理装置，其特征在于: 所述多个电磁铁分为多个电磁铁组， 按照每个所述电磁铁组控制各所述电磁铁产生的磁场的强度和/或所述电磁铁的磁极。
6.如权利要求5所述的基板处理装 置，其特征在于: 所述电磁铁组各自的各所述电磁铁的所述处理空间侧的磁极相同。
7.如权利要求1或2所述的基板处理装置，其特征在于: 在调整所述等离子体密度的分布时，重复以使得通过所述电场产生等离子体的方式控制向所述下部电极供给的高频电力的第一期间、和以使得不通过所述电场产生等离子体的方式控制向所述下部电极供给的高频电力的第二期间。
全文摘要
本发明提供一种基板处理装置，其能够防止电荷在栅电极中蓄积，能够可靠地抑制栅氧化膜的绝缘破坏。在被供给高频电力的基座(12)和与该基座(12)相对配置的上部电极(13)之间的处理空间S产生电场E，使用由该电场(E)产生的等离子体对载置于基座(12)的晶片W实施等离子体处理时，通过配置于上部电极(13)的上表面(13a)的多个电磁铁(25)和电磁铁(26)在处理空间S中产生磁场B，使通过电场E产生的等离子体的Ne(电子密度)的分布形态和由磁场B产生的等离子体的(Ne)的分布形态重叠，来调整处理空间S的Ne的分布，使晶片W表面的Vdc(负偏压电位)均匀化。
文档编号H01J37/32GK103247511SQ20131004799
公开日2013年8月14日 申请日期2013年2月6日 优先权日2012年2月14日
发明者永关一也, 伊藤悦治, 横田聪裕, 桧森慎司, 松山昇一郎 申请人:东京毅力科创株式会社